1. "set_false_path" - 用來設立 Design Compiler 不作此路徑的分析, 將此路徑視為理想
ex. - 如橫跨 Multi-clock 的路徑, 設立之後方可滿足 setup/hold timing constraint
2. "set_case_analysis" - DC 仍會做此路徑的分析, 但會對此路徑設立條件(定值)
ex. A - 正常模擬時, 電路中 mux 的某個選擇(也許用作DFT)永遠不會執行,
則設立之後方可滿足正常模擬的環境
ex. B - 如 SRAM model 的 EMA/RETN port, 若無設立可能導致 setup time
出現極不合理的 violation
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