相同處:
      1.  主要於 module 中會重複用到的 code 寫成函數做引用, 使程式設計較有效率
      2.  均不能使用 wire 型態變數
      3.  均用於 Behavior Model 敘述, 另外本身不能有 always 敘述,
           通常會寫(即引用)在 always 區塊中


相異處:
     『 function
           1.  可引用其他的 function, 但不能引用其他的 task
           2.  至少要有一個以上的 input 宣告, 和只有一個 output 輸出
           3.  不一定要在 procedural block 中, 且一定在等號右邊
      
     『 task 』        
           1.  可引用其他的 function 與 task
           2.  可有零個或多個的 input、output or inout 宣告
           3.  一定要在 procedural block 中



參考文件:
      1.  Verilog 硬體描述語言數位電路 - 設計實務    鄭信源編著
      2.  FPGA 系統設計 (FPGA-Based System Design)    Wayne Wolf 原著    
                                                                            鄭泰源、鍾隆宇 編譯



 

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  • 訪客
  • 為何不能用wire??